Negli ultimi anni, con il rapido sviluppo di computer, reti digitali e tecnologie televisive, la domanda di immagini televisive di alta qualità da parte della gente ha continuato ad aumentare e l'industria radiotelevisiva del mio paese ha subito un rapido sviluppo e un rapido sviluppo. La trasmissione televisiva digitale via satellite, lanciata quattro anni fa, ha ora raggiunto una scala considerevole. La registrazione video digitale, gli effetti speciali digitali, i sistemi di editing non lineari, gli studi virtuali, i veicoli di trasmissione digitale, gli array di dischi rigidi di rete e i sistemi di riproduzione digitale robotica sono entrati successivamente nelle stazioni TV CCTV e provinciali e comunali. La TV digitale ad alta definizione standard SDTV/HDTV è stata inserita nell'elenco dei principali progetti nazionali di ricerca scientifica e la trasmissione pilota è stata effettuata sulla torre centrale della radio e della televisione. Attualmente, la produzione di programmi televisivi digitali del mio paese e la trasmissione della televisione digitale terrestre sono state promosse intensamente e l'"Undicesimo piano quinquennale" sarà il periodo di preparazione per il cambiamento generale della televisione digitale del mio paese e una tappa importante della transizione del sistema radiotelevisivo dall'analogico al digitale.
Questo design è progettato per far fronte a questa tendenza e per soddisfare l'enorme domanda del mercato di apparecchiature di trasmissione ottica del segnale video digitale ASI/SDI multicanale. È un'apparecchiatura di trasmissione ottica che utilizza la tecnologia di multiplexing a divisione di tempo per trasmettere contemporaneamente due segnali video digitali ASI/SDI in una fibra ottica. Questo design può gettare una solida base per lo sviluppo di apparecchiature di trasmissione ottica di segnali digitali asincroni ad alta velocità in futuro.
1. Piano di implementazione del sistema
Il segnale seriale ASI/SDI viene rimodellato dal circuito di equalizzazione e convertito in un insieme di segnali differenziali; quindi l'orologio nel segnale viene estratto attraverso il circuito di recupero dell'orologio per essere utilizzato nella successiva decodifica e sincronizzazione del segnale; dopo aver attraversato il circuito di decodifica, il segnale seriale ad alta velocità viene trasformato in un segnale parallelo a bassa velocità per prepararsi al successivo processo di multiplexing elettrico; infine, il segnale asincrono viene sincronizzato con l'orologio di multiplexing elettrico locale attraverso la regolazione del circuito FIFO, realizzando così il multiplexing elettrico locale; Viene quindi trasmesso all'estremità ricevente attraverso la conversione elettrica/ottica del modulo ottico. Dopo aver ricevuto il segnale, l'estremità ricevente passa attraverso una serie di circuiti di conversione inversa per ripristinare il segnale seriale ASI/SDI originale per completare l'intero processo di trasmissione.
In questo progetto, la tecnologia di multiplexing elettrico dei segnali ASI/SDI è la chiave dell'intero collegamento tecnico. Poiché la velocità del segnale ASI/SDI richiesta per il multiplexing di potenza nel progetto è molto alta, la velocità standard raggiunge i 270 Mbit/s e non è un multiplexing del segnale omologo, è difficile e antieconomico multiplexare direttamente il segnale e deve essere ripristinato per primo. L'orologio di ciascun segnale converte il segnale seriale ad alta velocità in un segnale parallelo a bassa velocità, quindi regola il ritmo di clock di ciascun segnale attraverso il circuito del chip FIFO per ottenere la sincronizzazione con l'orologio locale, quindi multiplessa i due segnali elettrici attraverso il chip programmabile, e poi realizzare la trasmissione multiplex a divisione di tempo. Solo dopo questa serie di procedure di elaborazione del segnale può essere realizzato un processo di demultiplazione regolare all'estremità ricevente, che è anche il punto tecnico principale del progetto.
Inoltre, anche il blocco del multiplexing elettrico è un problema. Maggiore è il numero di canali di segnale, maggiore è la velocità, più difficile è il blocco e maggiori sono i requisiti tecnici per il layout della scheda PCB. Questo problema può essere risolto molto bene attraverso vari trattamenti come il posizionamento ragionevole di vari componenti e il filtraggio scientifico del disordine.
2. Circuito hardware
In questo progetto, l'uso principale è l'ultimo chipset video digitale potente e stabile di National Semiconductor. Il chip di decodifica e conversione seriale/parallelo è CLC011; il chip di codifica e conversione parallelo/seriale è CLC020; il chip di recupero dell'orologio è LMH0046; il chip di equalizzazione del cavo adattivo è CLC014; il chip CPLD è LC4256V di LATTICE; il chip FIFO è IDT72V2105 di IDT.
La parte di equalizzazione del processo di elaborazione del circuito è mostrata nella Figura 2. Si può vedere dalla Figura 2 che il segnale seriale ASI/SDI di ingresso single-ended viene rimodellato dopo essere passato attraverso il circuito di equalizzazione e convertito in un insieme di segnali differenziali, che è pronto per il successivo processo di ripristino dell'orologio. Dopo aver superato il circuito di equalizzazione, la qualità del segnale viene notevolmente migliorata e le forme d'onda del segnale di ingresso e di uscita vengono confrontate come mostrato nella Figura 3.
Figura 2 Bilanciamento parte del processo di elaborazione del circuito
Figura 3 Confronto della forma d'onda del circuito di equalizzazione
La parte di recupero dell'orologio del processo di elaborazione del circuito è mostrata nella Figura 4. Dalla Figura 4 si può vedere che la modalità di funzionamento del chip è impostata correttamente, un orologio da 27 M è fornito localmente per l'uso del chip di recupero dell'orologio, l'alto bilanciato -Il segnale differenziale di velocità viene immesso nel chip e il segnale seriale viene recuperato dopo che il chip è stato elaborato. Il segnale di clock in esso contenuto viene utilizzato dalla seguente parte di decodifica del circuito. Allo stesso tempo, il chip può anche supportare il recupero del clock per segnali ad alta definizione.
Figura 4 Recupero dell'orologio parte del processo di elaborazione del circuito
Il processo di decodifica di una parte del circuito è mostrato in Figura 5. Dalla Figura 5 si può vedere che l'orologio seriale e i dati seriali recuperati dal chip di ripristino dell'orologio vengono immessi nel chip di decodifica, dopo la conversione seriale/parallela, a 10 bit i dati paralleli e l'orologio parallelo 27M vengono emessi per preparare l'orologio per il seguente circuito FIFO Regolare l'uso. Il diagramma temporale dei segnali in ciascuna modalità di lavoro è mostrato in Fig. 6.
Figura 5 Parte di decodifica del processo di elaborazione del circuito
Figura 6 Diagramma di temporizzazione del segnale di ciascuna modalità
La parte FIFO del processo di elaborazione del circuito è mostrata nella Figura 7. Tra questi, l'orologio di lettura utilizza l'orologio parallelo 27M recuperato dal circuito di codifica e l'orologio di scrittura utilizza l'orologio 27M locale. Il segnale parallelo a 10 bit che passa attraverso il FIFO è sincronizzato con l'orologio locale tramite regolazione per preparare il successivo ingresso al CPLD per il multiplexing elettrico. La procedura di multiplexing elettrico di CPLD è la seguente, tra cui 2BP-S è la procedura di multiplexing e 2BS-P è la procedura di demultiplexing.
Figura 7 parte FIFO del processo di elaborazione del circuito
L'architettura SCHEMATIC di 2BP-S è
SIGNAL gnd: std_logic := '0';
SEGNALE vcc: std_logic := '1';
Segnale N_25: std_logic;
Segnale N_12: std_logic;
Segnale N_13: std_logic;
Segnale N_15: std_logic;
Segnale N_16: std_logic;
Segnale N_17: std_logic;
Segnale N_21: std_logic;
Segnale N_22: std_logic;
Segnale N_23: std_logic;
Segnale N_24: std_logic;
Iniziare
I30: Mappa del porto G_D (CLK=>N_25, D=>N_13, Q=>N_22 );
I29: Mappa del porto G_D (CLK=>N_25, D=>N_16, Q=>N_23 );
I34: Mappa porta G_OUTPUT (I=>N_22, O=>Q0 );
I33: Mappa porta G_OUTPUT (I=>N_23, O=>Q1 );
I2: Mappa porta G_INPUT (I=>CLK, O=>N_25 );
I7: Mappa porta G_INPUT (I=>A, O=>N_12 );
I8: Mappa porta G_INPUT (I=>LD, O=>N_21 );
I6: Mappa porta G_INPUT (I=>B, O=>N_15 );
I12: Mappa Porti G_2OR (A=>N_17, B=>N_24, Y=>N_16 );
I16: Mappa Porta G_2AND1 (AN=>N_21, B=>N_22, Y=>N_24 );
I21: G_2AND Mappa Port (A=>N_21, B=>N_12, Y=>N_13 );
I20: G_2AND Mappa Port (A=>N_21, B=>N_15, Y=>N_17 );
Fine SCHEMA;
L'architettura SCHEMATIC di 2BS-P è
SIGNAL gnd: std_logic := '0';
SEGNALE vcc: std_logic := '1';
Segnale N_5: std_logic;
Segnale N_1: std_logic;
Segnale N_3: std_logic;
Segnale N_4: std_logic;
Iniziare
I8: Mappa porta G_OUTPUT (I=>N_4, O=>Q0 );
I1: Mappa porta G_OUTPUT (I=>N_5, O=>Q1 );
I2: Mappa porta G_INPUT (I=>CLK, O=>N_3 );
I3: Mappa porta G_INPUT (I=>SIN, O=>N_1 );
I7: Mappa del porto G_D (CLK=>N_3, D=>N_4, Q=>N_5 );
I4: Mappa del porto G_D (CLK=>N_3, D=>N_1, Q=>N_4 );
Fine SCHEMA;
La parte di codifica del processo di elaborazione del circuito è mostrata nella Figura 8. Dopo aver ricevuto i dati, il modulo ottico ricevente recupera i dati paralleli e l'orologio sincrono attraverso il programma di demultiplazione del CPLD, quindi recupera il segnale seriale ad alta velocità originale attraverso il circuito del chip di codifica, che viene infine emesso dal dispositivo di trasmissione dopo essere stato pilotato dal chip del driver del cavo. Completa l'intero processo di trasferimento. Tra questi, la sequenza del segnale della parte del circuito di codifica è mostrata in Figura 9.
Figura 8 Parte del codice del processo di elaborazione del circuito
Figura 9 Diagramma di temporizzazione del segnale del circuito di codifica
3. Osservazioni conclusive
Il design dell'apparecchiatura di trasmissione ottica di multiplexing elettrico del segnale ASI / SDI asincrono basato su CPLD utilizza la più recente tecnologia di multiplexing / demultiplexing elettrico del segnale ASI / SDI, che può realizzare la trasmissione multiplexing a divisione di tempo di due segnali, sostituendo il precedente multiplexing a divisione d'onda La tecnologia La modalità di trasmissione del segnale asincrona multicanale basata su modalità di trasmissione del segnale consente di risparmiare notevolmente sui costi di produzione e migliora ulteriormente la competitività dei prodotti sul mercato.
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