La progettazione di chip è una delle priorità di sviluppo di ogni paese e l'espansione dell'industria cinese di progettazione di chip contribuirà a ridurre la dipendenza del mio paese da chip stranieri. Negli articoli precedenti, l'editor ha introdotto una volta il flusso diretto e inverso della progettazione del chip e le prospettive della progettazione del chip. In questo articolo, l'editor ti presenterà il capitolo sulla progettazione del chip effettivo: l'ottimizzazione e la realizzazione del consumo energetico dell'albero del clock nella progettazione del chip RFID.
1 Panoramica
UHF RFID è un chip di identificazione a radiofrequenza UHF. Il chip adotta una modalità di alimentazione passiva: dopo aver ricevuto l'energia portante, l'unità front-end RF genera un segnale di alimentazione Vdd per fornire l'intero chip al funzionamento. A causa delle limitazioni del sistema di alimentazione, il chip non può generare una grande unità di corrente, quindi il design a bassa potenza è diventato un importante passo avanti nel processo di sviluppo del chip. Al fine di fare in modo che la parte del circuito digitale produca il minor consumo di energia possibile, nel processo di progettazione del circuito logico digitale, oltre a semplificare la struttura del sistema (funzioni semplici, contiene solo il modulo di codifica, modulo di decodifica, modulo di generazione di numeri casuali, orologio , modulo di ripristino, unità di controllo della memoria Oltre al modulo di controllo generale), nella progettazione di alcuni circuiti viene adottata la progettazione del circuito asincrono. In questo processo, abbiamo visto che, poiché l'albero dell'orologio consuma gran parte del consumo energetico della logica digitale (circa il 30% o più), la riduzione del consumo energetico dell'albero dell'orologio è diventata anche una riduzione del consumo energetico del logica digitale e la potenza dell'intero chip tag. Un passaggio importante per il consumo.
2 Composizione della potenza del chip e metodi per ridurre il consumo di energia
2.1 La composizione del consumo di energia
Figura 1 Composizione del consumo energetico del chip
Il consumo di energia dinamico include principalmente il consumo di energia da cortocircuito e il consumo di energia da ribaltamento, che sono i componenti principali del consumo di energia di questo progetto. Il consumo di corrente di cortocircuito è il consumo di energia interno, che è causato dal cortocircuito istantaneo causato dal tubo P e dal tubo N che vengono accesi in un determinato momento nel dispositivo. Il consumo di energia del fatturato è causato dalla carica e dallo scaricamento della capacità di carico all'uscita del dispositivo CMOS. Il consumo di energia di dispersione include principalmente il consumo di energia causato da perdite sottosoglia e perdite dal punto di iniezione.
Oggi, le due più importanti fonti di consumo energetico sono: conversione di capacità e dispersione sotto soglia.
2.2 Principali metodi per ridurre il consumo di energia
Figura 2 Metodi principali per ridurre il consumo energetico del chip
2.2.1 Ridurre la tensione di alimentazione Vdd
Isola di tensione: moduli diversi utilizzano tensioni di alimentazione diverse.
Scala di tensione a più livelli: sono presenti più sorgenti di tensione nello stesso modulo. Commuta tra queste sorgenti di tensione in base alle diverse applicazioni.
Dynamic Voltage Frequency Scaling: la versione aggiornata della "regolazione della tensione multilivello", che regola dinamicamente la tensione in base alla frequenza di lavoro di ciascun modulo.
AdapTIve Voltage Scaling: una versione aggiornata di DVFS che utilizza un circuito di feedback in grado di monitorare il comportamento del circuito per regolare la tensione in modo adattivo.
Circuito sotto soglia (il design è più difficile e rimane ancora nell'ambito della ricerca accademica)
2.2.2 Ridurre la frequenza f e il tasso di turnover A
Ottimizzazione del codice (estrazione di fattori comuni, riutilizzo delle risorse, isolamento degli operandi, lavoro seriale per ridurre i picchi di consumo energetico, ecc.)
Orologio con cancello
Strategia multi-orologio
2.2.3 Ridurre la capacità di carico (CL) e le dimensioni del transistor (Wmos)
Riduci le unità sequenziali
Area del truciolo e riduzione del calcare
Aggiornamento del processo
2.2.4 Ridurre la corrente di dispersione Ileak
Tensione di soglia di controllo (tensione di soglia) (tensione di soglia ↑ corrente di dispersione ↓ se si utilizza MTCMOS, VTCMOS, DTCMOS)
Controllare la tensione di gate (Gate Voltage) (controllando la tensione gate-source per controllare la corrente di dispersione)
Stack di transistor (collegare i transistor ridondanti in serie, aumentare la resistenza per ridurre la corrente di dispersione)
Alimentatore Gated (Power GaTIng o PSO) (quando il modulo non funziona, spegnere l'alimentazione per ridurre efficacemente la corrente di dispersione)
3 Ottimizzazione del consumo energetico dell'albero dell'orologio nel chip RFID
Quando il chip funziona, gran parte del consumo energetico è dovuto al turnover della rete dell'orologio. Se la rete dell'orologio è grande, la perdita di potenza causata da questa parte sarà molto grande. Tra le molte tecnologie a basso consumo, l'orologio con gate ha il più forte effetto di contenimento sul consumo energetico del flip e sul consumo energetico interno. In questo progetto, la combinazione della tecnologia di clock gated multilivello e una speciale strategia di ottimizzazione dell'albero del clock consente di risparmiare gran parte del consumo energetico. Questo progetto ha utilizzato una varietà di strategie di ottimizzazione per il consumo energetico nella progettazione logica e ha provato alcuni metodi nella sintesi back-end e nella progettazione fisica. Attraverso diverse ottimizzazioni di potenza e iterazioni nelle estremità anteriore e posteriore, il design del codice logico e il consumo energetico minimo sono stati trovati Approccio integrato.
4.1 Aggiungere manualmente il clock gating nella fase RTL
Figura 3 Diagramma schematico dell'orologio con cancello
modulo data_reg (En, Data, clk, out)
ingresso En, clk;
input [7: 0] dati;
uscita [7: 0] fuori;
sempre @ (posedge clk)
se (En) out = Dati;
endmodule
Lo scopo di questa fase è principalmente duplice: il primo è aggiungere un'unità di clock gated per controllare il tasso di turnover e ridurre il consumo energetico dinamico in modo più ragionevole in base alla probabilità di turnover del clock di ciascun modulo. Il secondo è produrre una rete di clock con una struttura bilanciata il più possibile. Si può garantire che alcuni buffer di clock possano essere aggiunti nella fase di sintesi dell'albero del clock back-end per ridurre il consumo energetico. L'unità ICG (Integrated Gating) nella libreria delle celle di fonderia può essere utilizzata direttamente nella progettazione del codice effettivo.
4.2 Gli strumenti in fase di sintesi vengono inseriti nel gate integrato
Figura 4 Inserimento di clock con gate durante la sintesi logica
#Impostare le opzioni di clock gating, il valore predefinito di max_fanout è illimitato
set_clock_gating_style -sequential_cell latch \
-positive_edge_logic {integrato} \
-control_point prima di \
-abilitazione_scansione_segnale_controllo
#Crea un albero dell'orologio più bilanciato inserendo ICG "sempre abilitati"
imposta power_cg_all_registers true
imposta power_remove_redundant_clock_gates true
read_db design.gtech.db
current_design in alto
link
sorgente design.cstr.tcl
#Inserisci gating orologio
inserire_clock_gating
compilare
#Generate un report sul clock gating inserito
report_clock_gating
Lo scopo di questa fase è utilizzare lo strumento integrato (DC) per inserire automaticamente l'unità gated al fine di ridurre ulteriormente il consumo di energia.
Va notato che le impostazioni dei parametri per l'inserimento dell'ICG, come il fanout massimo (maggiore è il fanout, maggiore è il risparmio energetico, più bilanciato è il fanout, minore è lo skew, a seconda del design, come mostrato in figura), e l'impostazione del parametro minimum_bitwidth Inoltre, è necessario inserire un ICG normalmente aperto per strutture di controllo del gate più complesse per rendere più bilanciata la struttura della rete di clock.
4.3 Ottimizzazione del consumo energetico nella fase di sintesi dell'albero dell'orologio
Figura 5 Confronto di due strutture ad albero dell'orologio (a): tipo di profondità multi-livello; (b): tipo piatto a pochi livelli
Per prima cosa introdurre l'influenza dei parametri completi dell'albero dell'orologio sulla struttura dell'albero dell'orologio:
Skew: Clock skew, l'obiettivo generale dell'albero dell'orologio.
Ritardo di inserimento (latenza): il ritardo totale del percorso del clock, utilizzato per limitare l'aumento del numero di livelli dell'albero del clock.
Max taranstion: il tempo massimo di conversione limita il numero di buffer che possono essere guidati dal buffer di primo livello.
Max Capacitance Max Fanout: La capacità di carico massima e il fanout massimo limitano il numero di buffer che possono essere pilotati dal buffer di primo livello.
L'obiettivo finale della sintesi dell'albero dell'orologio nella progettazione generale è ridurre lo skew dell'orologio. Aumentare il numero di livelli e ridurre ogni livello di fanout investirà più buffer e bilancerà in modo più accurato la latenza di ogni percorso di clock per ottenere uno skew minore. Ma per la progettazione a bassa potenza, specialmente quando la frequenza di clock è bassa, i requisiti di temporizzazione non sono molto elevati, quindi si spera che la scala dell'albero del clock possa essere ridotta per ridurre il consumo energetico di commutazione dinamico causato dall'albero del clock. Come mostrato nella figura, riducendo il numero di livelli dell'albero dell'orologio e aumentando il fanout, è possibile ridurre efficacemente la dimensione dell'albero dell'orologio. Tuttavia, a causa della riduzione del numero di buffer, un albero del clock con un numero di livelli inferiore rispetto a un albero del clock multilivello Bilancia approssimativamente la latenza di ciascun percorso di clock e ottieni uno skew maggiore. Si può vedere che con l'obiettivo di ridurre la scala dell'albero dell'orologio, la sintesi dell'albero dell'orologio a bassa potenza va a scapito dell'aumento di un certo disallineamento.
In particolare per questo chip RFID, utilizziamo il processo CMOS LOGIC / MS / RF TSMC 0.18um e la frequenza di clock è solo 1.92M, che è molto bassa. In questo momento, quando l'orologio viene utilizzato per la sintesi dell'albero dell'orologio, l'orologio basso viene utilizzato per ridurre la scala dell'albero dell'orologio. La sintesi dell'albero del clock del consumo energetico imposta principalmente i vincoli di skew, latenza e transiton. Poiché la limitazione del fanout aumenterà il numero di livelli dell'albero del clock e aumenterà il consumo energetico, questo valore non è impostato. Il valore predefinito nella libreria. In pratica, abbiamo utilizzato 9 diversi vincoli dell'albero dell'orologio, e i vincoli e i risultati completi sono mostrati nella Tabella 1.
Conclusione 5
Come mostrato nella Tabella 1, la tendenza generale è che maggiore è lo skew target, minore è la dimensione dell'albero del clock finale, minore è il numero di buffer dell'albero del clock e minore è il corrispondente consumo energetico dinamico e statico. Ciò salverà l'albero dell'orologio. Lo scopo del consumo. Si può vedere che quando lo skew target è maggiore di 10ns, il consumo di energia sostanzialmente non cambia, ma il grande valore di skew provocherà il deterioramento del tempo di tenuta e aumenterà il numero di buffer inseriti durante la riparazione del tempo, quindi un dovrebbe essere raggiunto un compromesso. Dal grafico la Strategia 5 e la Strategia 6 sono le soluzioni preferite. Inoltre, quando è selezionata l'impostazione di inclinazione ottimale, è anche possibile vedere che maggiore è il valore di transizione Max, minore è il consumo energetico finale. Questo può essere inteso come più lungo è il tempo di transizione del segnale di clock, minore è l'energia richiesta. Inoltre, l'impostazione del vincolo di latenza può essere ampliata il più possibile e il suo valore ha scarso effetto sul risultato del consumo energetico finale.
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