Realizzazione di un sistema wireless utilizzando il driver dell'amplificatore di potenza RF

Attualmente, è possibile realizzare driver RF ad alta tensione / alta potenza a 8 Vpp e modulazione di larghezza di impulso sulla base della tecnologia CMOS da 1.2 V 65 nm. All'interno della gamma di frequenza operativa da 0.9 a 3.6 GHz, il chip può fornire un'oscillazione di uscita massima di 8.04 Vpp su un carico di 50 Ω con una tensione di esercizio di 9 V. Ciò consente ai driver CMOS di collegare e pilotare direttamente i transistor di potenza come LDMOS e GaN. La massima resistenza all'accensione di questo driver è 4.6Ω. L'intervallo di controllo del ciclo di lavoro misurato a 2.4 GHz è compreso tra 30.7% e 71.5%. Utilizzando un nuovo dispositivo MOS con estensione di drenaggio a strato sottile di ossido, il driver può ottenere un funzionamento affidabile ad alta tensione e questo nuovo dispositivo non richiede costi aggiuntivi se implementato dalla tecnologia CMOS.

Le moderne radio di comunicazione portatili wireless (inclusi amplificatori di potenza (PA) a radiofrequenza (RF)) sono tutte implementate in CMOS submicronici profondi. Tuttavia, nei sistemi di infrastruttura wireless, a causa della necessità di livelli di potenza in uscita maggiori, è necessario ottenere RF PA tramite LDMOS al silicio o tecnologie ibride (come GaA e GaN più avanzato). Per la prossima generazione di sistemi di infrastruttura riconfigurabili In altre parole, lo switch mode PA (SMPA) sembra fornire la flessibilità e le prestazioni elevate richieste per i trasmettitori multi-band multi-mode. Tuttavia, per collegare i transistor ad alta potenza utilizzati nell'SMPA della stazione base a tutti i moduli CMOS digitali del trasmettitore, è necessario un driver CMOS RF a banda larga in grado di generare uno swing ad alta tensione (HV). Ciò non solo può ottenere migliori prestazioni del transistor ad alta potenza, ma può anche utilizzare direttamente l'elaborazione del segnale digitale per controllare la forma d'onda dell'impulso di ingresso SMPA richiesta, migliorando così le prestazioni complessive del sistema.

Sfida progettuale

La capacità di ingresso di LDMOS o GaN SMPA è solitamente di diversi picofarad e deve essere pilotata da un segnale a impulsi con un'ampiezza superiore a 5 Vpp. Pertanto, il driver CMOS SMPA deve fornire potenza RF sia ad alta tensione che a livello di watt. Sfortunatamente, il CMOS profondo sub-micron pone molte sfide alla realizzazione di amplificatori e driver ad alta tensione e alta potenza, in particolare la tensione operativa massima estremamente bassa (cioè, bassa tensione di rottura causata da problemi di affidabilità) e passivi passivi con grandi perdite. Dispositivi (ad esempio per la trasformazione dell'impedenza).

Soluzioni esistenti

Non ci sono molti metodi per implementare circuiti ad alta tensione. È possibile utilizzare soluzioni tecniche (come l'ossido multi-gate) in grado di realizzare transistor con tolleranza ad alta tensione, ma il costo è che il processo di produzione è costoso e maschere e fasi di elaborazione aggiuntive devono essere aggiunte al processo CMOS di base, quindi questo soluzione non è l'ideale. Inoltre, al fine di aumentare in modo affidabile la tolleranza dell'alta tensione, è possibile utilizzare uno schema circuitale che utilizza solo transistor di linea di base standard (utilizzando dispositivi di ossido sottile / spesso). Nel secondo metodo, l'impilamento del dispositivo o i catodi in serie sono gli esempi più comuni. Tuttavia, la complessità e le prestazioni dell'RF hanno grandi limitazioni, specialmente quando il numero di dispositivi catodici (o impilati) collegati in serie aumenta a 2 o più. Un altro modo per implementare circuiti ad alta tensione consiste nell'utilizzare transistor ad effetto di campo esteso (EDMOS) nella tecnologia CMOS di base, come descritto in questo articolo.

Nuova soluzione

Il dispositivo di estensione dello scarico si basa su una tecnologia di cablaggio intelligente, che beneficia della realizzazione di dimensioni molto fini nelle regioni ATTIVA (silicio), STI (ossido) e GATE (polisilicio) e l'uso di linee di base senza costi aggiuntivi Deep sub-micron La tecnologia CMOS realizza due transistor di tolleranza ad alta tensione, PMOS e NMOS. Sebbene le prestazioni RF di questi dispositivi EDMOS siano effettivamente inferiori rispetto ai transistor standard che utilizzano questo processo, possono comunque essere utilizzati nell'intero circuito ad alta tensione a causa dell'eliminazione di importanti meccanismi di perdita associati ad altri circuiti equivalenti ad alta tensione (come i catodi in serie ) Per ottenere prestazioni complessive più elevate.

Pertanto, la topologia del driver CMOS ad alta tensione descritta in questo articolo utilizza i dispositivi EDMOS per evitare lo stacking dei dispositivi. Il driver RF CMOS adotta dispositivi EDMOS a strato sottile di ossido ed è prodotto tramite un processo CMOS di base a bassa potenza in standby a 65 nm e non sono necessari passaggi o processi di maschera aggiuntivi. Per PMOS e NMOS, l'fT misurato su questi dispositivi supera rispettivamente 30 GHz e 50 GHz e la loro tensione di rottura è limitata a 12V. I driver CMOS ad alta velocità hanno raggiunto senza precedenti uno swing di uscita di 8 Vpp fino a 3.6 GHz. Un SMPA basato su un gap di banda così ampio fornisce la guida.

La figura 1 è un diagramma schematico della struttura del driver qui descritto. Lo stadio di uscita include un inverter basato su EDMOS. I dispositivi EDMOS possono essere pilotati direttamente da transistor standard ad alta velocità a bassa tensione, il che semplifica l'integrazione dello stadio di uscita e di altri circuiti CMOS digitali e analogici su un singolo chip. Ogni transistor EDMOS è pilotato da un buffer rastremato (buffer A e B in Figura 1) implementato da 3 stadi inverter CMOS. I due buffer hanno livelli CC diversi per garantire che ogni inverter CMOS possa funzionare stabilmente a una tensione di 1.2 V (limitata dalla tecnologia, ovvero VDD1-VSS1 = VDD0-VSS0 = 1.2 V). Per utilizzare tensioni di alimentazione diverse e consentire lo stesso funzionamento CA, i due buffer hanno esattamente la stessa struttura e sono integrati in uno strato Deep N-Well (DNW) separato. L'oscillazione dell'uscita del driver è determinata da VDD1-VSS0, e qualsiasi valore che non superi la tensione massima di rottura del dispositivo EDMOS può essere selezionato a piacere, mentre il funzionamento del driver interno rimane invariato. Il circuito di spostamento del livello CC può separare il segnale di ingresso di ciascun buffer.

Figura 1. Diagramma schematico del circuito di pilotaggio RF CMOS e delle corrispondenti forme d'onda di tensione.

Un'altra funzione del driver CMOS è quella di controllare l'ampiezza dell'impulso dell'onda quadra in uscita, che è realizzata dalla modulazione di larghezza di impulso (PWM) attraverso la tecnologia di bias di gate variabile. Il controllo PWM aiuta a ottenere la messa a punto e le funzioni di regolazione, migliorando così le prestazioni dei dispositivi SMPA avanzati. Il livello di polarizzazione del primo inverter (M3) dei buffer A e B può far salire / scendere il segnale di ingresso sinusoidale RF rispetto alla soglia di commutazione dell'inverter stesso. La variazione della tensione di polarizzazione cambierà l'ampiezza dell'impulso di uscita dell'inverter M3. Quindi, il segnale PWM verrà trasmesso attraverso gli altri due inverter M2 e M1 e combinato nello stadio di uscita (EDMOS) del driver RF.